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在讨论Chiplet(小芯片)之前,摩尔规律是绕不开的线 年提出了摩尔规律:每年单位面积内的晶体管数量会添加一倍,功用也会进步一倍。这意味着,在相同价格的基础上,能取得的晶体管数量翻倍。不过,摩尔先生在十年后的1975年,把规律的周期修正为24个月。至此,摩尔规律现已影响半导体职业有半个世纪。
跟着集成电路技能的不断演进,半导体职业发现摩尔规律在逐步失效。上图右上部分是英特尔x86 CPU 1970-2025年的演化前史,可看出每颗芯片的晶体管数量继续添加(右上深蓝色线条),但时钟速度(右上天蓝色线条)和热规划功耗(右上灰色线年之后就改变不大。于此一同,受先进工艺高本钱开销的影响,晶体管本钱降幅在2012年后趋缓,乃至越往后还有本钱添加的趋势。
从上图右下的统计数据可看出,芯片制程在继续微缩和演进,晶体管数也在相应的添加。在2019年曾经,单芯片晶体管数量和工艺几许尺度演进,一向与摩尔规律高度相关。由于单位面积内的晶体管数量,每一周期就会添加一倍,所以在抱负情况下,Die的尺度可坚持不变。可是据右下绿色标识的区域显现,能够看到单芯片Die尺度在日趋增大,这也从另一个视点阐明,单芯片晶体管数量的添加,也有Die增大的原因所形成的。由于Die尺度的添加,受光罩尺度、工艺良率等要素限制,这代表经过加大Die Size来进步单芯片算力现已越来越困难。
总而言之,跟着集成电路技能的开展和演进,每24个月现已很难让单位面积内的晶体管数量翻倍。这意味着,现在芯片功用的进步遭受了瓶颈,功用无法单纯由工艺技能驱动,也需求由架构立异来驱动。因而,业界有必要找到新的处理计划。
在摩尔规律逐步失效的情况下,Chiplet技能在半导体职业应运而生。全体来看,Chiplet具有高集成度、高良率、低本钱三大特征,它被视为连续摩尔规律的要害技能。
曾克强介绍说,Chiplet经过多个芯片的片间集成,能够打破传统单芯片的上限,进一步进步芯片的集成度。比方,左上图的单片集成的SoC是经过一致工艺制程,导致芯片上各个部分都要同步进行迭代,其开发时刻长达三至四年,缺点数量可达数百个。左上图的独自IP集成Chiplet经过将不同的功用切开,再对部分单元的工艺做挑选性迭代,迭代裸片后可制作出下一代产品,这样就能加速产品的上市周期。Chiplet芯片集成运用较为广泛和老练的裸片,就有用下降了Chiplet芯片研制危险,也减少了从头流片和封装的次数,然后能为芯片企业节约研制投入。
Chiplet能够进步杂乱SoC芯片的良率,该计划将杂乱SoC芯片分红更小的芯片。单芯片的面积越大其良率越低,它对应的芯片制作本钱也就越高,芯片规划本钱也会跟着制程的演然后本钱添加,切开小芯片可有用下降芯片规划本钱。此外,在SoC规划中,模仿电路、大功率IO对制程并不灵敏,不需求太高端的芯片制程,可将SoC中的功用模块,区分红独自的Chiplet,针对功用来挑选适宜的制程,然后让芯片完成最小化,进步芯片的良率、下降芯片本钱。
Chiplet有两个常见的运用事例:同构(聚合体系)和异构(切割体系)。同构是经过高速接口和先进的封装技能,适用于CPU、TPU、AI SoC等,这种办法是将多个Die严密相连,以相同的Die规划完成核算才能的扩展,其接口要求低推迟和低误码率;异构是将芯片按功用拆分,先进制程的Die供给高算力和功用,老练制程的Die担任惯例或许特征的功用,这些不同制程的Die被封装在一同。
在运用事例方面,AMD服务器CPU Epyc系列的第一代和第二代,别离选用了同构和异构的办法。第一代Epyc选用7nm制程,运用同构办法聚合4个相同的Die,该体系可扩展,只需多个Die的互联,即可进步核算才能;第二代 Epyc将芯片功用拆分为CCD运算Die(Compute Core Die)和IO Die,经过异构办法它们集成到一同,完成了先进工艺与老练工艺的奇妙交融。
经过高速接口和先进封装技能,把多颗Die交融在一颗大芯片内,以此来完成算力的扩展,这适用于CPU、FPGA、通讯芯片等产品。一同,Chiplet也对接口提出了规范化、兼容性、可移植性的要求,要具有低延时和低误码率的优势,厂商挑选接口时还需考虑生态体系问题。
曾克强总结说:“Chiplet可进步大芯片规划良率,下降芯片研制的危险,缩短芯片的上市时刻,还可添加芯片产品组合,延伸产品生命周期。因而,它被视为有用连续摩尔规律的新办法。”
Chiplet运用在芯片中的时刻还不长,但自2020年开端其开展就十分快,年复合添加率到达36.4%。猜测到2031年,全球Chiplet职业市值有望到达470亿美元(上图左面)。
由于Chiplet把芯片切分红不同的小芯片并互联,所以相关接口IP商场也有新的需求。上图右边是各类传统接口IP商场的开展趋势,蓝色方块表现了小芯片互联接口IP的趋势。尽管小芯片互联接口IP的开展时刻较短,可是其添加速度最为迅猛,估计从2021年到2026年,年复合添加率会高达50%。至2026年,全球产量将达3.2亿美元。
Chiplet技能需求切分、堆叠整合,该技能将推进芯片工业链的革新。曾克强猜测,Chiplet的开展将分为几个阶段:2023年之前的两三年是Chiplet生态前期阶段,芯片公司对芯片进行分拆,并寻觅先进封装组合,各家都按自己的界说协议来做产品,该阶段并未构成一致的规范。
进入到2023年,跟着工艺制程进入3纳米挨近物理极限,摩尔规律失效越来越显着,而摩尔先生的逝世,好像也在印证旧年代正在闭幕。与此一同,归于Chiplet的新年代正在敞开。规划厂商对自己规划的Chiplet进行自重用和自迭代,一同工艺逐步成型,互联规范日趋一致。
估计到2027年,Chiplet生态将进入老练期,真实进入IP硬化年代。到时,会诞生一批新公司:Chiplet小芯片规划公司、集成小芯片的大芯片规划公司、有源基板供货商、支撑集成Chiplet的EDA公司。
首要有四个重要人物参加Chiplet生态链:EDA供货商,IP厂商,封装厂,Fab厂。特别关于IP供货商而言,根据IP复用的形式,规划才能较强的IP供货商有潜力演变为Chiplet供货商。而IP供货商也需求具有高端芯片的规划才能,以及多品类的IP布局和渠道化的运作才能,以上都对IP供货商提出了更高的要求。又由于Chiplet加入了更多的异构芯片和各类总线,相应的EDA掩盖作业就变得愈加杂乱,需求更多的立异功用。国内EDA企业需求进步相关技能,应对堆叠规划带来的许多应战,例如对热应力、布线、散热、电池搅扰等的准确仿线D先进封装技能支撑,一同Fab方面也需求相关技能的支撑。
经过了几年的开展,国际上呈现了一些Chiplet规范,干流规范包含XSR、BOW、OpenHBI、UCIe(详见上图右表)。右表中的绿色代表技能优势,赤色代表下风。能够看出UCIe规范在多个视点都占有优势,它界说了逻辑 PHY、练习机制、初始化序列、边带和链路操控。此外,它还重用了老练的PCIe和CXL生态体系,这将加速这一新规范的选用,并得到代工厂、封装厂、无晶圆厂和体系公司的支撑。
从左边的图表中能够看出,UCIe供给了最高带宽、最佳能效比和最低推迟的最佳组合。详细来看,UCIe界说了完好的协议层,承继了CXL和PCIe生态体系的优势。UCIe 16G将主导规范封装和先进封装职业,UCIe 32G将在更先进封装工艺和高端运用方面将被选用。
Chiplet的开展刚起步不久,还面对着十分多的应战,它需求工业链及技能晋级协作。这些应战首要分为两大类:上图蓝色部分展现的是多个Chiplet堆叠整合的应战,绿色部分是怎样体系切割规划方面的应战。
首要,Chiplet技能把单个大硅片“切”成多个小芯片,再把这些小芯片封装在一同,单颗硅片上的布线密度和信号传输质量远高于不同小芯片,这就要求有必要要开展出高密度、大带宽布线的先进封装技能,尽或许进步在多个Chiplet之间布线的数量并进步信号传输质量。Intel和台积电都现已有了相关的技能储备,经过中介层(Interposer)将多个Chiplet互连起来,现在这些技能仍在不断演进中,并在不断推出更新的技能。
其次,用于Chiplet之间的高速通讯接口电路规划。Chiplet之间的通讯尽管能够依托传统的高速Serdes电路来处理,乃至能完好复用PCIe这类老练协议。但这些协议首要用于处理芯片间乃至板卡间的通讯,在Chiplet之间通讯用会形成面积和功耗的糟蹋。
再次,通讯协议是决议Chiplet能否“复用”的前提条件。Intel公司推出了AIB协议、TSMC和Arm协作推出LIPINCON协议,但在现在Chiplet仍是头部半导体公司才会选用的技能,这些厂商缺少与其他Chiplet互联互通的动力。现在,UCIe联盟最注重协议,假如完成了通讯协议的一致,IP公司就有或许完成从“卖IP”到“卖Chiplet”的转型。
先进封装处理了怎么“拼”的问题,更重要的是要处理怎么“切”的问题。英伟达在决议计划下一代GPU要选用Chiplet技能时,考虑和验证怎么把完好的大芯片规划区分红多个Chiplet,这其实是规划办法学的开端表现。要让根据Chiplet的规划办法从“可用”变为“好用”,需求界说完好的规划流程,以及研制配套的规划辅助工具。
在我国开展Chiplet面对哪些应战?从技能上面看来,我国现在工业链开展最大的应战是技能封闭,由封闭所带来的自主需求也是一大机会。在单位硅片面积上添加晶体管数量有困难,转而寻求在单个封装内部继续进步晶体管数,这也是现在开展Chiplet技能对国内芯片工业的最大含义。
可是现在咱们仍缺少必要技能、经历、规范协议、人才、知识产权和专利堆集,而且我国芯片公司的规划都不大,无法单靠某一家或某几家公司来打造Chiplet生态。这需求不同的公司分工协作,一起打造Chiplet工业链。
我国要开展自己的Chiplet生态链就需求有自己的规范。国内的CCITA联合集成电路企业和专家,一起主导界说了小芯片接口总线技能要求,这是我国首个原生Chiplet规范,在上一年12月15日经过了工信部电子工业规范化技能协会的审定并发布。
该规范与UCIe首要有两大差异:UCIe只界说了并口,CCITA的Chiplet规范既界说了并口,也界说了串口,两者的协议层自界说数据包格局也不同,但CCITA的规范与UCIe兼容,可直接运用已有生态环境。在封装层面,UCIe支撑英特尔先进封装、AMD封装,CCITA界说的Chiplet规范首要选用国内可完成的封装技能。
据曾克强介绍说,芯耀辉参加协议安排推进Chiplet开展,作为要点奉献企业参加了规范协议拟定与推行,以此确保其产品和研制才能一直走在工业开展最前沿,依托对规范协议深度了解,能给工业带来更多优异的IP产品。
比方,芯耀辉D2D IP把互连扩展到短距离PCB,以满意我国本地商场需求。D2D IP处理计划包含绿色箭头所示的悉数封装类型,与现在国内出产加工才能高度适配,现在112G PAM4测验芯片现已成功实测。
曾克强表明,Chiplet不只是简略的IP技能,也包含整个体系的规划和出产测验,比方子体系的规划、封装规划、PCB规划、ATE测验等等。芯耀辉从一开端做IP规划时,就把SoC集成、体系运用需求及下流封装测验等对Chiplet的要求转化为对IP规划标准的要求,一开端就考虑到后端要完成Chiplet所需求的特性,从IP源头来处理这些应战。比方说从操控器、PHY、子体系方面来完成高功用、低功耗、低推迟,一般供货商会寻求最佳的PPA,但客户产品运用不相同对PPA的需求也不相同,所以咱们供给可灵敏装备的PHY,更适配客户的特定运用,协助不同的客户都能得到合适自己的最佳PPA。而且对要害的与频率相关的部分,咱们供给的都是硬核,确保客户的时序收敛。别的,咱们在PHY中还嵌入了许多在Silicon之后的测验功用,特别是咱们都重视的KGD(Know Good Die)测验,由于在一个封装里边多个Die互联今后,无法像惯例芯片相同放探针来确认里边的Die是否正常作业或许Die与Die之间的互联是否呈现短路,所以咱们的PHY供给了丰厚的D2D KGD测验功用。还有操控器和子体系也是如此,咱们都是在IP规划的源头就来处理这些应战,而不是将应战面向体系规划和出产测验以习惯IP。这样就供给了完好的处理计划,加速客户芯片上市时刻和一次流片成功率。
现在,D2D IP现已完成客户项目的成功量产,首要有数据中心、5G、网络交换机运用,客户项目导入的实例相似AMD第一代服务器,选用的是同构聚合办法来完成多个Die的互联。
2024-March-16
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