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本发明触及一种集成电路芯片速度分级优化结构及优化办法,更确切的说,是一种适用于在集成电路芯片速度分级进程中进步高功用集成电路芯片产出的速度分级优化结构及其进行优化的办法。
集成电路(integrated circuit)是一种微型电子器材或部件。它是经过氧化、光刻、分散、外延、蒸铝等半导体制作工艺,把构成具有必定功用的电路所需的半导体、电阻、电容等元件及它们之间的衔接导线悉数集成在一小块硅片上,然后焊接封装在一个管壳内的电子器材;其间全部元件在结构上已组成一个全体,使电子元件向着微小型化、低功耗、智能化和高可靠性方面迈进了一大步。集成电路具有体积小,重量轻,引出线和焊接点少,寿命长,可靠性高,功用好等长处,一起本钱低,便于大规划出产。集成电路按其功用、结构的不同,能够分为模仿集成电路、数字集成电路和数/模混合集成电路三大类。
跟着集成电路制作工艺的不断进步,集成电路内部的晶体管尺度越来越小,现在现已有7nm制程的集成电路诞生。晶体管尺度的下降,意味着单位面积的芯片上能够集成更多的晶体管,一起也形成晶体管的阈值电压不断下降,即其功耗也在不断的下降。可是,因为晶体管的尺度的减小,其制作工艺差错也越来越难以操控,尤其是在45nm制程以下,工艺差错尤为显着,已成为影响集成电路功用的一个首要因素。
工艺差错首要对晶体管的阈值电压、门的长度、宽度和氧化层的厚度形成影响,在功用上首要体现为晶体管的时延会跟着工艺差错的巨细产生动摇[1]。因为这些动摇,集成电路内部的某些途径的时延也会随之产生改变,与预期规划产生差错。如原规划集成电路的作业时钟为20ns,芯片中时延最长的途径的时延为19ns,可是因为工艺差错的影响,关于不同批次的集成电路,这条途径的时延或许是21ns,也或许是15ns,这样该集成电路作业时钟就或许是20ns以上,或许20ns以下,也就意味着同一种集成电路不同个别其运转最大运转速度是不一致的。
为了更好的发挥集成电路的功用,一起进步出产厂商的赢利,一般集成电路(如:微操控器,DSP,微处理器,甚至是ASIC)依照运转速度的快慢被分为若干的等级,称为速度分级(Speed Binning),例如,Altera的FPGA器材一般有6、7、8,三个速度等级。处于较高速度等级的集成电路,相较低速度等级而言,一般能够使出产厂商取得更多的赢利。例如,最快的Intel Prescott和AMD64 Venice的价格是最慢的芯片的3倍左右。也便是说,在同一批次中,处于高速度等级的集成电路的份额越高,出产厂商可获取的赢利越高。
因而,高效精确的对集成电路进行速度分级测验,确保没有高速度等级的集成电路被区分到低等级之中,以尽量进步高速度等级集成电路所占的份额是十分重要的。
经过对现有的技能文献进行检索发现,国内外关于集成电路速度分级的研讨会集在怎么高效、精确、低本钱的完结速度分级,首要依托最大作业频率测验(Fmaxtest)。一般。经过对现有的技能文献进行检索发现,最大作业频率测验能够分为依据功用的测验、依据结构的测验(依据扫描链路)和依据集成电路内部传感器的测验。2006年Gong M等人在Computer-Aided Design of Integrated Circuits and Systems,IEEE Transactions(核算机辅佐规划集成电路和体系)宣布了“Binning Optimization for Transparently-Latched Circuits(通明锁存电路的速度分级优化)”,其间说到依据功用的最大作业频率测验一般是经过不断增加集成电路的作业频率,测验其作业状况,直到芯片无法正常作业,以此获取芯片的最大作业频率。ParthBorda等人于2014年在IJRET:International Journal of Research in Engineering and Technology(世界工程和技能研讨期刊)上宣布了“LOC,LOS And LOEs At-Speed Testing Methodologies For Automatic Test Pattern Generation Using Transition Delay Fault Model(LOC,LOS和LOE速度测验办法运用翻转延时毛病模型来产生自动测验向量)”,展现了运用集成电路中的扫描链路来进行最大频率测验的办法。在集成电路中,某些时延很长的途径一般决议其地点的速度等级,称这些途径为要害途径。近年来,经过芯片内部能够直接丈量途径或许振动环时延的传感器,辅佐进行速度分级测验逐渐开端流行起来。2009年WangXiaoxiao等人在International Test Conference(世界测验会议)上宣布了“A novel architecture for on-chip path delay measurement(一种新式的芯片内部途径时延丈量结构)”,提出了运用集成电路内部的结构来丈量其间的要害途径的时延,以此判别集成电路的速度等级的办法。上述这些办法都会集于有用的进行速度分级,并不能将本来处于较低速度等级的集成电路进步到更高的速度等级,然后进步高功用集成电路的产出。
集成电路的速度等级一般由某些要害途径决议。所谓要害途径,指的是集成电路中途径时延较大,挨近所规划的体系时钟周期的途径。在集成电路制作进程中要害途径更简略遭到工艺差错的影响,然后使得这些途径的时延超越预先规划的体系时钟周期,形成某些集成电路无法在预设时钟周期下作业,这些集成电路在速度分级测验中就被区分到了较低的速度等级。
高功用的集成电路即同一种集成电路中处于更高速度等级的集成电路,这些集成电路能够在更高的频率下作业,运算速度比较其他的集成电路更快。
本发明规划了一种进步高功用集成电路芯片产出的速度分级优化结构,该结构内嵌在集成电路中,能够在集成电路速度分级测验进程中将一部分处于较低速度等级的集成电路进步到更高的速度等级,然后进步高功用集成电路所占的份额,进步出产厂商的赢利。
所述的集成电路芯片包括N条要害途径,要害途径A、要害途径B、……及要害途径N,它们一起构成一个要害途径调集{A,B...N},即这N条途径的时延决议了集成电路的速度等级。
集成电路速度分级优化结构由N个单条途径速度分级优化结构组成,在上述的N条要害途径中每条途径都刺进一个单条途径速度分级优化结构。
针对集成电路中第A条要害途径刺进的单条途径速度分级优化结构标记为第一个单条途径速度分级优化结构(2A);
针对集成电路中第B条要害途径刺进的单条途径速度分级优化结构标记为第二个单条途径速度分级优化结构(2B);
针对集成电路中第N条要害途径刺进的单条途径速度分级优化结构标记为第N个单条途径速度分级优化结构(2N);
所述的单条途径速度分级优化结构(2A、2B、……和2N)结构是相同的,全部的单条途径速度分级优化结构一起构成集成电路芯片内部的速度分级优化结构。
单条途径速度分级优化结构由速度分级检测模块(20A)、速度分级调理模块(20B)和1比特(bit)的Flash存储空间(20C)组成。
速度分级检测模块(20A)检测所刺进的要害途径的时延是否超越当时体系作业的时钟周期1/Fi,即所监测的要害途径是否在当时测验频率Fi下失效(Fi为速度等级i和速度等级i-1之间测频率分界点,且速度等级i-1为速度等级i的更高一级);若速度分级检测模块(20A)检测所刺进的要害途径在Fi下失效,则速度分级检测模块(20A)一起估测此失效的途径能否经过速度分级调理模块的调理,进步到速度等级i-1。若上述两个条件都被得到满意,即检测到某条要害途径在频率Fi下失效,且调整后能正常作业,则速度分级检测模块(20A)输出的调理信号(Adapt_EN)变为高电平。
速度分级调理模块(20B)是用来调理速度分级检测模块所定位到的在频率Fi下失效的要害途径,使其能够在Fi下正常作业。即当速度分级调理模块(20B)接收到刺进到同一要害途径上的速度分级检测模块输出的高电平时,就发动对所刺进要害途径的调理,使其能够在频率Fi下正常作业。
1比特(bit)的Flash存储空间(20C)用来存储速度分级检测模块检测(20A)的输出,速度分级调理模块直接从Flash中读取调理信号(Adapt_EN)的值,以永久的将集成电路定位在进步之后的速度等级内,避免复位或许从头上电之后调理失效。
如图6所示,本发明所提出的集成电路芯片内部速度分级优化结构对集成电路速度等级的进步进程包括以下进程:
进程1,挑选要害途径:经过静态时序剖析确认可调理规划S0的取值,取值的准则是使单条途径速度分级优化结构可调理才能最大一起不影响要害途径以外途径的正常运转;S0为要害途径时序的可调理区域;
进程2,集成电路速度分级优化结构的刺进:单条途径速度分级优化结构入到进程1所挑选出来的要害途径中,经过用速度分级调理模块(20B)所需求的门替换时钟树上原有的缓冲器,能够使得整个刺进进程对现已收敛的时序不产生影响;
进程3,在频率分界(Fi)下对集成电路芯片进行测验:将现已制作出来的芯片在频率分界(Fi)下进行测验,运用依据功用的测验、依据电路结构的测验或许依据芯片内部传感器的测验;在测验进程中,经过调理康复正常作业的要害途径被速度分级检测模块定位;
进程4,取得原始的速度分级成果:假如被测验的集成电路芯片经过了在频率分界(Fi)下的测验,则逐渐进步测验频率,直到到达最大的作业频率。可是,假如芯片在某一频率下失效,则速度分级检测模块定位经过调理康复正常作业的要害途径;
进程5,进行速度分级优化:速度分级检测模块(20A)输出的调理信号Adapt_EN被存储到非易失性的存储器,Flash中,一起速度分级调理模块(20B)依据Adapt_EN信号判别是否进行调理;在进程4中定位到的要害途径被调理;
进程6,在频率分界(Fi)下从头进行测验:被测验集成电路在频率分界(Fi)下从头进行测验;
进程7,从头区分被测集成电路芯片的速度等级:若全部形成芯片失效的途径都被成功调理,那么该芯片能够经过测验,并被放置到更高的速度等级,成为高功用的芯片。可是,假如芯片未能经过这一测验,则Flash中的数据都将被清空,以确保芯片在现已过的速度等级下依然能够正常作业。
进程8:决议速度等级并核算速度分级优化率(Yield Optimization Rate):检测被测集成电路芯片的速度等级是否能经过从头测验,如进程6所示,经过比较在进程3和进程6中不同速度等级芯片数量的散布,核算得到速度分级优化率。
进程9:标定芯片的速度等级以及作业频率:考虑到芯片的老化以及各种噪声(电磁噪声、电源噪声等),芯片实践出厂的频率和测验频率应当有所区别。依据本身的标定公式以及测验频率,对芯片的作业频率进行标定。
①所提出的结构经过将原先处在低速度等级的芯片进步到高速度等级,进步速度分级中高功用芯片的产出,并增加全体赢利。
②所提出的结构能够和其他的依据功用、结构或许芯片内部传感器的速度分级测验无缝对接,不会增加额定的测验本钱。
③所提出的结构是全数字的,对本来的体系的功用没有影响,一起对本来的规划和测验流程产生的影响很小。
图2是本发明单条途径速度分级优化结构中各子模块以及其与要害途径衔接的示意图。
图3A是要害途径未失效时速度分级检测模块(20A)及要害途径上的某些信号改变的示意图。
图3B是要害途径失效但可调理时速度分级检测模块(20A)及要害途径上的某些信号改变的示意图。
图3C是要害途径未失效但输出产生扰动时速度分级检测模块(20A)及要害途径上的某些信号改变的示意图。
图3D是要害途径失效且不可调理时速度分级检测模块(20A)及要害途径上的某些信号改变的示意图。
图4是要害途径在速度分级调理模块(20B)的调理下从上游途径借取充裕时刻的时序示意图。
图4A是要害途径的上游途径有足够的充裕时刻时速度分级调理模块(20B)的刺进状况示意图。
图4B是要害途径的上游途径无足够的充裕时刻时速度分级调理模块(20B)的刺进状况示意图。
图5是集成电路芯片中某些时延挨近频率分界(Fi)的途径在工艺差错的影响下的时延概率密度散布示意图。
图6是本发明所提出的集成电路芯片内部速度分级优化结构对集成电路速度等级的优化进程。
图8是集成电路速度分级优化结构对某一b19芯片进行速度分级优化前后其间途径的充裕时刻散布图。
图9是集成电路速度分级优化结构关于测验电路b19,在调理前后b19处于不同速度等级的集成电路芯片数目示意图。
参见图1所示,本发明所规划的集成电路速度分级优化结构由N个单条途径速度分级优化结构(2A、2B、……和2N)组成,均可内嵌在现有集成电路芯片上。
关于集成电路的编程操控选用了Synopsys公司的Design Compiler2014,Primetime2014,ICCompiler2014和Hspice2014软件。Design Compiler是Synopsys的逻辑归纳优化东西,能够把硬件描绘言语(HDL)描绘的电路归纳为跟工艺相关的、门级电路。而且依据用户的规划要求,在时序和面积,时序和功耗上取得最佳的作用。它能够承受多种输入格局,如硬件描绘言语、原理图和网表等,并产生多种功用陈述,在缩短规划时刻的一起进步读者规划功用。PrimeTime是Synopsys的静态时序剖析软件,常被用来剖析大规划、同步、数字ASIC。IC Compiler是Synopsys下一代布局布线体系,经过将物理归纳扩展到整个布局和布线进程以及签核驱动的规划收敛,来确保杰出的质量并缩短规划时刻。上一代解决方案因为布局、时钟树和布线独立运转,有其限制性。IC Compiler的扩展物理归纳(XPS)技能突破了这一限制,将物理归纳扩展到了整个布局和布线进程。IC Compiler选用依据TCL的一致架构,完结了立异并运用了Synopsys的若干最为优异的核心技能。作为一套完好的布局布线规划体系,它包括了完结下一代规划所必需的全部功用,如物理归纳、布局、布线、时序、信号完好性(SI)优化、低功耗、可测性规划(DFT)和良率优化。HSPICE是Synopsys公司为集成电路规划中的稳态剖析,瞬态剖析和频域剖析等电路功用的模仿剖析而开发的一个商业化通用电路模仿程序。它相较于伯克利的SPICE(Simulation Program with IC Emphasis)软件,MicroSim公司的PSPICE以及其它电路剖析软件,又加入了一些新的功用,经过不断的改善,现在已被许多公司、大学和研讨开发组织广泛应用。
参见图2所示,单条途径速度分级优化结构(2A、2B、……和2N)经过速度分级检测模块(20A)定位频率鸿沟Fi下失效且可调理的要害途径,速度分级调理模块(20B)调理速度分级检测模块(20A)定位到的要害途径,1比特(bit)的Flash存储空间(20C)存储速度分级检测模块(20A)输出的调理信号确保调理一向建立。然后使得单条失效的途径经过调理能够在更高的频率下作业,当某个集成电路中全部失效的要害途径都被成功调理后,该集成电路就被进步到了更高一级的速度等级。本发明规划的集成电路速度分级优化结构结构简略,易于集成到已有的集成电路规划中,可和现有的速度分级测验办法想结合,对集成电路影响较小,能够必定程度进步步高功用集成电路的产出。
集成电路的速度等级一般由某些要害途径决议。因为工艺差错和各种噪声的影响,不同的电路的要害途径在特定速度等级鸿沟(Binning Boundary,即相邻两个速度等级的分界频率)的失效状况各不相同,但遵守必定的核算规则。因而,假如要进步集成电路的速度等级,就需求精确地定位并调理那些在频率鸿沟上失效的要害途径。本发明首要环绕这一问题进行研讨。
参见图1所示,集成电路中有N条要害途径,如要害途径A、要害途径B……要害途径N,即要害途径调集{A,B...N}。在图1中则将要害途径A标记为1A、要害途径B标记为1B……要害途径N标记为1N。
在本发明中,参见图1所示,因为一个集成电路上有N条要害途径,则与之匹配的单条途径速度分级优化结构也有N个。即针对要害途径A刺进的单条途径速度分级优化结构标记为第一个单条途径速度分级优化结构2A;针对要害途径B刺进的单条途径速度分级优化结构标记为第一个单条途径速度分级优化结构2B;针对要害途径N刺进的单条途径速度分级优化结构标记为第一个单条途径速度分级优化结构2N。每个单条途径速度分级优化结构的结构是相同的。这N个单条途径速度分级优化结构一起组成集成电路速度分级优化结构。
本发明规划的单条途径速度分级优化结构由速度分级检测模块(20A)、速度分级调理模块(20B)和1比特(bit)的Flash存储空间(20C)组成。
其间速度分级检测模块(20A)定位在频率鸿沟Fi下失效且可调理的要害途径,速度分级调理模块(20B)调理速度分级检测模块(20A)定位到的要害途径,1比特(bit)的Flash存储空间(20C)存储速度分级检测模块(20A)输出的调理信号确保调理一向建立。然后使得单条失效的要害途径经过调理能够在更高的频率下作业,
如图2所示,速度分级检测模块(20A)入到要害途径1X(X∈{A,B...N})的结尾,并检测其输出。驱动要害途径的时钟频率为Fi。设速度分级调理模块(20B)对要害途径时序的可调理区域为S0,即图中缓冲器BUFF0的时延要害途径的输出(Data节点)直接衔接到异或门XOR0的一个输入端口,并经过一个缓冲器BUFF0衔接到异或门XOR0的另一个输入端口。这样,假如Data节点在S0这段时刻内产生翻转(由高电平变为低电平,或许由低电平变为高电平),则门的输出变为“1”。在触发器2和之前的或门OR0构成一个“固化”设备,即假如触发器2的输出变为“1”,则其输出会继续为“1”,直到触发器2被复位。在速度分级之前,触发器2需求被复位为“0”。缓冲器BUFF1是由若干缓冲器构成。缓冲器BUFF1的时延等于缓冲器BUFF0、异或门XOR0和与门OR0总的时延,即:其作用为抵消缓冲器BUFF0、异或门XOR0和与门OR0在时延方面的影响,如此,触发器2就能够检测体系时钟采样之后的S0时刻段。如若要害途径的输出(Data)在体系时钟采样后S0时刻段产生翻转,则速度分级检测模块(20A)输出的调理信号(Adapt_EN)就变为“1”,即标明:
1.所检测的要害途径的时延比1/Fi长,该途径在频率Fi下无法正常作业;
为了能够让失效的要害途径在频率Fi下正常作业,在速度分级检测模块(20A)中的缓冲器BUFF0的时延应当与速度分级调理模块(20B)中的缓冲器BUFF2的时延持平,
图3A、3B、3C和3D展现了,要害途径1X(X∈{A,B...N})的捕获触发器的输入即要害途径的输出(Data)和时钟(CLK)的时序联系的四种或许,以及附加在要害途径上的速度分级调理模块在这四种条件下对应的输出。图3A中,Data的翻转在CLK捕获(上升沿捕获)之前,该途径没有失效,故速度分级检测模块(20A)输出的调理信号Adapt_EN的坚持为低电平,标记为“0”;图3B中,Data在CLK捕获之后S0之内产生翻转并坚持不变,即该途径失效可是在可调理规划之内,故速度分级检测模块(20A)输出的调理信号Adapt_EN变为高电平,标记为“1”;图3C中,Data的输出在CLK捕获之后产生短时刻的扰动,可是在S0结尾康复本来的值,则断定此翻转为扰动,途径并未失效,速度分级检测模块(20A)输出的调理信号Adapt_EN依然坚持为低电平,即“0”;图3D中,Data在CLK捕获之后、也在S0之后产生翻转,则尽管该途径失效,可是并不在可调理规划之内,速度分级检测模块(20A)输出的调理信号Adapt_EN依然坚持低电平,即“0”。
如图2所示,速度分级调理模块(20B)入到所选中的要害途径1X(X∈{A,B...N})的发动触发器0处,其作用是在调理状况下将发动触发器的时钟上升沿前移,以使要害途径的时钟周期得到延伸,这样该要害途径的信号就有更多的时刻进行传输。换言之,速度分级调理模块在调理形式下,能够从要害途径的上游途径借取剩余的闲暇时刻给要害途径。速度分级调理模块中的多路挑选器(MUX0)入到原先的发动触发器0(FF0)的时钟网络结尾。为了下降刺进多路挑选器(MUX0)对本来收敛的时钟域产生影响,应当移除原先时钟树上的部分缓冲器。
如图2所示,时钟(CLK)穿过速度分级调理模块有两条可用途径,即:时序收敛的途径和调理之后的途径。明显,关于要害途径而言,时钟经过调理之后的途径的时钟周期比原先时序收敛的途径的时钟周期长S0。速度分级调理模块中的多路挑选器(MUX0)由刺进到同一条途径的速度分级检测模块(20A)输出的调理信号Adapt_EN进行操控。当速度分级检测模块(20A)宣布调理信号后(即Adapt_EN为“1”),则时钟经过调理之后的途径穿过速度分级调理模块,使得要害途径的时钟周期延伸。这样,要害途径就能够在频率鸿沟Fi下正常作业。与此一起,Adapt_EN的值被写入Flash存储器(20C)中,以确保在复位或许从头上电之后,调理依然起作用。
图4为要害途径在速度分级调理模块(20B)的调理下从上游途径借取充裕时刻的时序示意图。为了使上游途径在借出充裕时刻S0后依然能够正常作业,需求确保上游途径的充裕时刻大于S0。这样,在速度分级调理模块调理时序之后,上游途径和要害途径都能够在频率鸿沟Fi下正常作业。需求留意的是,这一条件并不是总能够得到满意。如图4A所示,假如上游途径的充裕时刻大于S0,则只需求刺进一个速度分级调理模块;可是,假如上游途径的时序也较为严重,无法满意上述条件,则需求刺进两个速度分级调理模块从愈加上游的途径借取时刻,如图4B所示,一个速度分级调理模块借给要害途径的上游途径(P2)S0,确保P2有足够的充裕时刻能够借给要害途径,另一个速度分级调理模块将S0借给要害途径(1X)。若途径P3和P2的充裕时刻均小于S0,则需求考虑减小S0的值。
需求留意的是,有不止一条上游途径终止于图2的发动触发器0,因而,需求确保要害途径的上游途径中最长的一条的充裕时刻大于S0。
如图2所示,为了永久的将芯片定位在进步之后的速度等级内,避免复位或许从头上电之后调理失效,有必要要把速度分级检测模块(20A)输出的调理信号Adapt_EN的值存储在非易失性的存储器中,如Flash。Flash需求能够被片上体系(System on Chip,SoC)直接拜访。每一个单条途径速度分级优化结构需求1比特(bit)的Flash存储空间(20C)。这样,速度分级调理模块(20B)能够直接从该1比特(bit)的Flash存储空间(20C)中读取处于同一单条途径速度分级优化结构中的调理信号(Adapt_EN)的值。需求留意的是,所运用的Flash只能在速度分级优化的进程中进行写入,即在这之后,速度分级检测模块(20A)就无法经过Flash直接操控速度分级调理模块(20B)。
需求阐明的是本发明所提出的集成电路速度分级优化结构,并不能使全部的处在较低速度等级的芯片都进步到高一等级。图5展现了在集成电路中某些时延挨近频率分界(Fi)的途径在工艺差错的影响下的时延概率密度散布示意图,每一条曲线都代表一条途径时延的散布概率。也便是说,这些途径都有必定的概率散布在频率分界(Fi)的左边(即在频率分界(Fi)下失效)。其间,有一些途径的简直总是落在频率分界(Fi)右侧,即这些途径导致整个芯片在频率分界(Fi)下失效的概率很小(有一条途径鄙人失效,则整个芯片就在频率分界(Fi)下失效)。还有一些途径,其落在频率分界线左边的概率则不容忽视,意味着这些途径很或许形成整个芯片失效。图中蓝色暗影代表这些途径是被选中的要害途径。由上述可知,存在两种状况,使得失效的芯片经过本体系的调理依然不能在频率分界(Fi)下正常作业:
状况一:一个处于较低速度等级(速度等级i)的芯片能够被进步到更高一级(速度等级i-1),有必要要求全部的失效途径都被成功的调理。可是,因为要害途径的选取或许无法掩盖全部或许导致芯片失效的途径,假如在某芯片上存在某一条未挑选的途径,当时延超越1/Fi,如图5所示的Path1,则该芯片无法被进步到速度等级i-1;
状况二:即便全部的或许导致芯片失效的途径都被挑选为要害途径且刺进单条途径速度分级优化结构。若要害途径的时刻裕度小于-S0,如图5中的Path2所示,即某些失效的要害途径超出了可调理规划,则地点的芯片依然无法被进步到更高的速度等级。
咱们界说速度分级优化率(Yield Optimization Rate)作为将某一芯片成功进步到更高等级的概率,即某一批集成电路芯片中被进步到更高速度等级的集成电路所占整体的份额,如若所制作的集成电路芯片被分为3个速度等级,速度等级一、速度等级二和速度等级三,其间速度等级1为最快的即功用最好的一个等级,速度等级二次之,若经过速度分级优化,有a个集成电路芯片被由速度等级三进步到速度等级二,有b个集成电路芯片被由速度等级二进步到速度等级一,共有z个集成电路芯片,则此次速度分级优化率为速度分级优化率理论值的核算办法如下公式所示:
其间m是有必定概率落在频率分界(Fi)右侧,但没有被选中刺进所规划结构的途径的数目,即如状况一论述;n是被选中的要害途径,可是有必定概率时延太大以至于无法调理的途径数目,即如状况二所论述。p(t)为对应途径在不一起延区域的概率密度。n是由制作不确认性所决议的,在规划阶段很难得到操控。因而,下降m并调理S0是进步速度分级优化率最佳的办法,这一部分内容将鄙人文具体阐明。
需求留意的是工艺差错也会影响速度分级调理模块和速度分级检测模块,首要包括:
i)和ii)应当是相同的,均为S0。可是工艺差错或许使得i)和ii)与有必定的差错。依据出产厂商的数据库显现,应当运用制作不确认性最小的单元来建立速度分级检测模块和速度分级调理模块,以下降工艺差错的影响。
如图6所示,本发明所提出的集成电路芯片内部速度分级优化结构对集成电路速度等级的进步进程包括以下进程:
进程1,挑选要害途径。要害途径的调集的巨细遭到其所占面积的束缚。可是,为了使速度分级优化率(Yield Optimization Rate)到达最大,要害途径的调集应当包括引起速度分级失效概率最大的途径。因而,在所规划的芯片的地图生成且时序收敛之后,需求对地图进行静态时序剖析(Statistical Timing Analysis,SSTA)以及蒙特卡洛剖析(Monte Carlo analysis),挑选引起集成电路在某一速度等级失效概率最大的途径作为要害途径,在确保要害途径掩盖率的一起,下降冗余要害途径的挑选。在这一进程中,经过静态时序剖析能够确认可调理规划S0的取值,其取值的准则是使单条途径速度分级优化结构可调理才能最大一起不影响要害途径以外途径的正常运转。
进程2,集成电路速度分级优化结构的刺进。单条途径速度分级优化结构在这一步中入到进程1所挑选出来的要害途径中,即相当于整个集成电路速度分级优化结构刺进到原有的集成电路规划中。如上文所评论,经过用速度分级调理模块(20B)所需求的门替换时钟树上原有的缓冲器,能够使得整个刺进进程对现已收敛的时序基本不产生影响。一起,因为速度分级检测模块(20A)和速度分级调理模块(20B)的面积很小,也就使得整个调理结构在芯片中所占的面积很小。
进程3,在频率分界(Fi)下对集成电路芯片进行测验。在这一进程中,现已制作出来的芯片在频率分界(Fi)也便是速度等级鸿沟下进行测验,可运用依据功用的测验、依据电路结构的测验或许依据芯片内部传感器的测验,以便利分级。在测验进程中,可经过调理康复正常作业的要害途径被速度分级检测模块定位。
进程4,取得原始的速度分级成果。在这一进程中,假如被测验的集成电路芯片经过了在频率分界(Fi)下的测验,则能够逐渐进步测验频率,直到到达最大的作业频率。可是,假如芯片在某一频率下失效,则速度分级检测模块定位可经过调理康复正常作业的要害途径。
进程5,进行速度分级优化。在此进程中,速度分级检测模块(20A)输出的调理信号Adapt_EN被存储到非易失性的存储器,Flash中。一起速度分级调理模块(20B)依据Adapt_EN信号进行相应的判别(是否进行调理)。在进程4中定位到的要害途径被调理。
进程6,在频率分界(Fi)下从头进行测验。被测验集成电路在频率分界(Fi)下从头进行测验。
进程7,从头区分被测集成电路芯片的速度等级。若全部形成芯片失效的途径都被成功调理,那么该芯片能够经过测验,并被放置到更高的速度等级,也便是说有一部分原先处于较低速度等级的芯片被进步到了高速度等级,成为了高功用的芯片。可是,假如芯片未能经过这一测验,则Flash中的数据都将被清空,以确保芯片在现已过的速度等级下依然能够正常作业。
进程8:决议速度等级并核算速度分级优化率(Yield Optimization Rate)。被测集成电路芯片的速度等级能够依据其能否经过从头测验,如进程6所示。经过比较在进程3和进程6中不同速度等级芯片数量的散布,能够核算得到速度分级优化率。
进程9:标定芯片的速度等级以及作业频率。考虑到芯片的老化以及各种噪声(电磁噪声、电源噪声等),芯片实践出厂的频率和测验频率应当有所区别。出产厂商依据本身的标定公式以及测验频率,对芯片的作业频率进行标定。
如上文所述,本发明所提出的速度分级优化的流程能够在被集成到其他的最大作业频率测验中,在测验最大作业频率的一起完结集成电路芯片的速度分级优化。
本发明所提出的集成电路芯片内部的速度分级优化结构入到了若干测验电路中,如OpenSPARCT2处理器中的FGU(Floating Point and Graphic Unit,浮点运算和图画处理模块)模块,ITC’99中最大的电路b19,以及ISCAS’89测验电路中的s953,s9234,s13207,s38417,和s35932。上述入片上调理结构的电路都经过了仿真验证,并在Altera公司28nm的FPGA进步行了验证。
首要测验单条途径速度分级优化结构。在b19电路中提取了一条途径,此途径的时延为851ps。提取的办法为:首要运用Synopsys公司的Design Compiler软件对b19测验电路进行归纳,并增加时序束缚,将RTL级代码转化为门级(Gate Level)网表(netlist),一起生成时序文件(Standard Delay Format,SDF)。之后,将生成的网表文件和时序文件输入到Primetime软件中,进行静态时序剖析,挑选一条途径作为所要测验的要害途径,修正网表,刺进速度分级检测模块和速度分级调理模块,之后运用Primetime提取该途径,该途径运用HSpice言语进行描绘。预设的可调理时刻规划S0为23ps,此途径上游途径的充裕时刻为50ps(充裕时刻界说为驱动途径的时钟周期与途径时延的差,若充裕时刻为正,则该途径能够在此时钟下正常作业,不然无法正常运转)。驱动该路劲的时钟设置为1.19GHz,即两个速度等级之间的频率分界Fi设置为1.19GHz。
参照图7所示,在此途径的输入端口(发动触发器)输入测验鼓励,即从“0”翻转为“1”。因为这一途径的时延大于841ps(1.19GHz),在调理之前,在时钟第一次捕获该途径的输出时,此途径未能及时的将信号传递到结尾,输出过错,意味着途径在此频率下是失效的。可是,在该途径失效的一起,速度分级检测模块检测到这一途径能够经过调理使其在1.19GHz下正常作业,因而其输出Adapt_EN变为“1”,即敞开了速度分级优化。故而,当再次以相同的频率对此途径进行测验时,此途径能够正常作业,如图7中调理之后的波形所示。图7调理之后Adapt_EN的值一向坚持为一,代表速度分级检测模块的输出被写入Flash中,在复位或许从头上电之后,能够直接操控速度分级调理模块运转。因而当施加相同的测验鼓励后,该途径能够在1.19GHz下正常作业。
下面验证集成电路芯片内部的速度分级优化结构将单个集成电路芯片进步到更高的速度等级。关于ITC’99中的b19测验电路,经过Primetime进行静态时序剖析,咱们挑选了120条途径作为要害途径。依据速度分级检测模块和速度分级调理模块规划的要求,可调理规划S0等于0.3ns。之后运用HSpice仿线电路在未进行调理和已进行调理的条件下,别离进行速度分级测验。如图8所示,x轴代表芯片内部途径的充裕时刻,Fi为两个速度等级的分界频率,即测验频率,为167MHz。如此,充裕时刻为0的一条竖线就代表了分界频率。途径的充裕时刻在调整前后别离用斜纹直方图和点状直方图来表明。能够看出,在没有速度分级优化调理时,共有94条途径散布在分界频率的左边,意味着这些途径导致此芯片在167MHz下失效。可是,这些途径中,最小的充裕时刻为-0.16ns,依然处于可调理规划(0.3ns)之内。因而,经过刺进到所挑选的120条途径(掩盖了这94条途径)的速度分级检测模块和速度分级调理模块的调理,芯片中途径的充裕时刻都大于0。即调理之后,这个芯片被成功的进步到了167MHz这一等级。
最终在不同测验电路进步行速度分级优化。依照上述进程,所规划的速度分级优化结构在多个FPGA芯片进步行了验证。所运用的FPGA的制作工艺是28nm,以确保其具有足够大的工艺差错。每个FPGA芯片代表一个或许多个测验电路(取决于测验电路的巨细),即对同一个测验电路的不同芯片进行测验。
在电路未调理和已调理两种条件下别离进行测验。以b19电路为例,共有120条途径被挑选为要害途径并入单条途径速度分级优化结构。关于100个b19电路在调理前和调理之后速度等级的散布,能够在图9中看到。在调理之后,有两个集成电路芯片由速度等级三被进步到了速度等级二,有7个集成电路芯片被由速度等级二进步到了速度等级一。因而,关于b19而言,共有9%的芯片被本发明所提出的速度分级优化结构进步到了更高的速度等级,即其速度分级优化率为9%。
在不同测验电路进步行速度分级优化测验的成果如下表所示,及其速度分级优化率在6%-16%之间:
下表显现了在不同的测验电路中刺进的单条途径速度分级优化结构的数量以及其在电路中所占的总面积的比值。能够看出,跟着测验电路规划的不断增大,所设的速度分级优化结构在整个电路中所占有的面积的比值不断下降。也便是说,咱们规划的结构的愈加合适刺进到大规划、甚至超大规划集成电路中。关于工业中运用的芯片来说,其规划远远大于咱们所运用的测验电路,若是刺进咱们所规划的结构,其面积占用比率可低于1%。
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